AMD EPYC „Venice“: Frühe Engineering-Samples mit bis zu 192 Kernen aufgetaucht – was der Leak wirklich aussagt

Benchmark-Datenbanken liefern erste externe Spuren von AMDs kommender Zen-6-Servergeneration – mit neuen Plattformnamen und ungewöhnlich hoher Kerndichte. Aber Vorsicht ist geboten.

Was offiziell bestätigt ist – und was nicht

Bevor die Leak-Details eingeordnet werden können, braucht es einen klaren Rahmen. AMD hat Venice offiziell als kommende EPYC-Generation auf Basis der Zen-6-Architektur bestätigt, gefertigt auf TSMCs N2-Prozess mit geplantem Marktstart 2026. In offiziellen Präsentationen nennt AMD für Venice bis zu 256 Kerne, bis zu 1,6 TB/s Speicherbandbreite und eine bis zu 1,7-fache Generationsleistung gegenüber dem Vorgänger Turin. Venice ist dabei nicht als isolierter CPU-Refresh positioniert, sondern als zentraler Baustein der kommenden Helios-Plattform für KI- und Hochleistungsrechenzentren.

Was dagegen nicht offiziell bestätigt ist: die konkreten Sample-Konfigurationen, die aufgetauchten Plattformbezeichnungen und die genaue interne CCD-Aufteilung. Genau hier beginnt die Leak-Diskussion.

OpenBenchmarking-Einträge zeigen 64, 128 und 192 Kerne

Ausgelöst wurde die aktuelle Diskussion durch Einträge in der offenen Benchmark-Datenbank OpenBenchmarking, die mehreren frühen Venice-Engineering-Samples zugeschrieben werden. Tom’s Hardware berichtet über sechs Testeinträge mit Konfigurationen von 64, 128 und 192 Kernen. Das auffälligste Sample ist das Topmodell mit 192 Kernen und 384 Threads, das laut Bericht aus acht CCDs und zwei I/O-Dies aufgebaut sein soll.

Parallel dazu tauchen drei Plattform- beziehungsweise Board-Bezeichnungen auf: Congo, Kenya und Nigeria. Wccftech und Tom’s Hardware ordnen diese als 1P- und 2P-Testumgebungen rund um den SP7-Sockel ein. Ob daraus später offiziell benannte Plattformvarianten werden oder ob es sich schlicht um interne Board-Codenamen handelt, ist noch vollständig offen.

Die Benchmark-Einträge gehen laut Berichten auf frühe 7-Zip-Stresstests zurück – also auf Validierungsläufe, keine Performance-Benchmarks im produktiven Sinne. Gemessene Taktraten, etwa bis zu 3,54 GHz bei einem 64-Kern-Sample, sind für Engineering-Samples dieser Reife nicht besorgniserregend, sondern erwartbar. Aussagen zur finalen Leistungspositionierung lassen sich daraus nicht ableiten.

192 Kerne versus 256 Kerne – kein Widerspruch

Auf den ersten Blick wirkt es seltsam, dass AMDs offizielle Kommunikation bis zu 256 Kerne für Venice nennt, in den geleakten Einträgen aber nur maximal 192 Kerne auftauchen. Das ist jedoch kein echter Widerspruch, sondern im Serverbereich geradezu typisch. Engineering-Samples repräsentieren fast nie den finalen Vollausbau einer Plattform. Sie erscheinen regelmäßig mit reduzierter Kernzahl, abweichenden Taktraten und unvollständigen Plattformmerkmalen – das ist keine Schwäche, sondern der normale Entwicklungsprozess.

Besonders interessant ist die unterschiedliche Kerndichte pro CCD in den verschiedenen Samples. Tom’s Hardware zufolge sollen die meisten aufgetauchten Chips mit 32 Kernen pro CCD arbeiten, während das 192-Kern-Modell auf 24 Kerne pro CCD kommt. Das deutet auf unterschiedliche Chiplet-Varianten hin – mutmaßlich Zen 6 und Zen 6c, analog zu AMDs bisheriger Strategie bei EPYC-Staffelungen. Abschließend beweisen lässt sich das aus den vorliegenden Einträgen jedoch nicht.

Was der Leak wirklich zeigt

Der eigentliche Erkenntnisgewinn steckt weniger in einzelnen Zahlen als in der Breite der gefundenen Konfigurationen. Dass AMD intern gleichzeitig an 64-, 128- und 192-Kern-Varianten arbeitet und dabei mehrere Testplattformen mit unterschiedlichen Boardnamen einsetzt, zeigt vor allem eines: Venice ist kein Einzel-SKU-Projekt, sondern eine breit angelegte Plattformvorbereitung für unterschiedliche Marktsegmente im Rechenzentrum.

In Community-Diskussionen wurden bereits Einwände zu einzelnen ausgelesenen Werten geäußert, etwa zu L3-Größen pro CCD und zur gemeldeten PCIe-Generation. Solche Unstimmigkeiten sind bei frühen Engineering-Samples keine Seltenheit – unvollständige Firmware und generische Ausleseroutinen produzieren häufig Mischbilder, bei denen echte Information und fehlerhafte Interpretation eng beieinanderliegen.

Intels Konkurrenzangebot im Servermarkt dürfte AMDs Entwicklungstempo zusätzlich befeuern. Venice muss nicht nur mehr Kerne liefern als Turin, sondern die Plattform für die nächste große KI-nahe Rechenzentrumsausbaustufe bilden – flankiert von Instinct-Beschleunigern und neuer Netzwerkinfrastruktur. Wenn die aufgetauchten Samples echt sind, zeigt sich bereits jetzt, dass AMD diesen Anspruch infrastrukturell ernst nimmt.